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RISC-V und RISC-V BitManip

Ankündigung

RISC-V und RISC-V BitManip

Vortragende:
Claire Wolf (aka Clifford Wolf)
Ort: Österreichische Computer Gesellschaft (OCG)
Wollzeile 1-3
1010 Wien
Datum: 2020-02-26
Zeit: 19:00
Abstract:

RISC-V ist eine freie Instruction Set Architektur, die von zunehmend mehr Prozessor-Herstellern unterstützt wird. So hat zum Beispiel Western Digital angekündigt, in Zukunft über ein Milliarde RISC-V Prozessoren pro Jahr in Festplatten zu verbauen. Die RISC-V Foundation zählt unter anderen Google, nVidia, Micorchip, Qualcomm, Western Digital, IBM, NXP, Samsung, Huawei, Seagate, HP, Hitachi, Infineon, Sony, ST Microelectronics, TSMC, und Xilinx zu ihren fast 200 Firmenmitgliedern. RISC-V existiert in Varianten für 32-bit und 64-bit und eignet sich für ein breites Spektrum von Prozessoren, von kleinen Microcontrollern bis grossen linux-basierten Server-Systemen.

RISC-V ist ein modulares System bestehend aus einem “Integer Base Instructionset” und Erweiterungen. Zu den Erweiterungen zählen Floating Point Instructions, Vector Instructions, Packed SIMD Instructions, und auch “Bit Manipulation” Instructions im weitesten Sinne. Der Standard für die RISC-V Bit Manipulation Instructions steht kurz vor der Ratifizierung und ist der Schwerpunkt der zweiten Hälfte des Vortrages.

Über die Vortragende:

Claire Wolf (Symbiotic EDA) leitet die RISC-V Task Group fuer die RISC-V BitManip extension zusammen mit Ken Dockser (Qualcomm). Claire ist bekannt für Open Source EDA Projekte wie Yosys, nextpnr und OpenSCAD, sowie RISC-V Projekte wie den PicoRV32 Prozessor und RISC-V BitManip. Sie ist CTO von Symbiotic EDA, einer Firma, die Open Source Werkzeuge zur formalen Verifikation digitaler Hardware, inklusive spezieller Werkzeuge zur formalen Verifikation von RISC-V Prozessoren, sowie Open Source FPGA toolchains entwickelt. Symbiotic EDA ist Member der RISC-V Foundation.

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10. Januar